在上一期的科普文章【想了解SiC外延常见的缺陷和成因，读这篇文章就够了】中，我们详细介绍了第三代半导体材料碳化硅（SiC）外延的常见缺陷和成因。但是你知道嘛，外延层还不是SiC材料生产制备的第一步。SiC材料从生长到成为我们熟知的半导体器件，是一个精密且复杂的过程（具体可以参考视频看了晶圆的制作过程，才知道为什么它是半导体高科技产业的核心。）。如下图所示，经过单晶生长获得晶碇后，紧接着就是衬底的制备，通常需要历经磨平、滚圆、切割、研磨（减薄)、机械抛光、化学机械抛光、清洗、检测等众多工序。 

至于说为什么会有如此繁杂的流程，这是由于 SiC 晶体硬度高、脆性大、化学性质稳定，受加工技术的制约，目前 SiC 衬底的加工损耗极高、效率极低，并且很难获得高表面质量的SiC衬底片,因此,亟需开发先进的衬底加工工艺。

目前晶体生长的主要方法有物理气相传输法（PVT）、高温化学气相沉积法（HT-CVD）和液相外延（LPE）三种方法。其中PVT法是现阶段商业化生长SiC衬底的主流方法，技术成熟度最高、工程化应用最广。然而，这种晶体生长却充满着挑战。想象一下，在2300℃以上的高温环境中——这个温度比家用烤箱的最高温度还要高上许多，SiC晶体正在缓缓生长。在这样的条件下，SiC晶体的生长速度却慢得让人着急。SiC晶棒需要7天才能长出2cm，而相比之下硅（Si）晶棒只需2至3天就能生长2m。这种“慢舞”不仅考验着工程师的耐心，也是SiC衬底制备中的一大难点。

而且，SiC的硬度仅次于金刚石，这使得它的切割、研磨、抛光过程变得异常困难。想象一下，你要切割一块比钢铁还硬的材料，而且还要保证切割出的薄片厚度均匀、翘曲度小。这不仅考验着工程师的技术，也是对材料本身的一种挑战。

当然，缺陷控制也是SiC衬底的另一大难题。SiC衬底中的结晶缺陷，如微管、穿透性螺位错（TSD）、基平面位错（BPD），都是影响器件性能的“隐形杀手”。由于碳化硅较高的生长温度，降低这些缺陷的密度需要新的工艺，这不仅增加了工艺的复杂性，也推高了单晶成本。

与SiC外延类似，衬底的主要缺陷也分为晶体缺陷与表面缺陷两大类。其中晶体缺陷的成因有一部分从籽晶中遗传下来，另一部分则是由生长过程中晶体内部应力及杂质产生的。而表面缺陷则是SiC衬底在切、磨、抛加工后遗留在表面上的工艺缺陷。 

如上图所示，部分典型SiC衬底缺陷有：

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划痕缺陷（Scratch）

即在衬底表面加工中，遗留在衬底表面上的一种未完全消除的切、磨、抛遗留的随机分布的线状或点状划痕，或由CMP引起的线状划痕。一般情况下，划痕宽度很窄，仅有100nm左右，很难用光学方法来表征。但是由划痕引起的晶格损伤区却很宽，可达到800nm左右，这些损伤主要是形成了BPD位错环，具有很强的移动性。

（清软微视研发的Omega机台检测到的衬底Scratch缺陷，从左到右分别为明场、PL及暗场通道下的缺陷图）

即衬底表面出现的外形为凸点或凸起状的形貌缺陷。该缺陷可能是由于晶体生长过程中的不均匀性引起的，而碳包裹体是导致乳凸缺陷主要原因之一。

（清软微视研发的Omega机台检测到的衬底Bump缺陷，从左到右分别为明场、PL及暗场通道下的缺陷图）

该缺陷是一种直径为微米级的物理孔洞，且此类缺陷是SIC晶体中特有的一种缺陷，在晶体中可以延伸很长距离，甚至贯穿整个晶体。一般认为微管缺陷的成因是应力弛豫所致。该缺陷通常可从衬底贯穿到外延层，是SiC功率器件中危害性最大的一种缺陷。

（清软微视研发的Omega机台检测到的衬底Micropipe缺陷，从左到右分别为明场、PL及暗场通道下的缺陷图）

该缺陷是一种二维面结晶缺陷，它由于晶体内原子偏离了正常的堆垛秩序所致，即晶体结构层正常的周期性重复堆垛顺序在某二层间出现了错误，从而导致附近原子的错误排布。衬底中的层错会贯穿到外延层，有助于增大器件的导通电阻，使SiC器件性能劣化。

（清软微视研发的Omega机台检测到的衬底BSF及SSF缺陷，从左到右分别为明场、PL及暗场通道下的缺陷图）

SiC衬底中有三种典型位错，即螺位错（TSD）、刃位错（TED）和基平面位错（BPD），其中TED和TSD是穿透型位错。SiC籽晶中的碳包裹体、温度场应力、原料中各种杂质原子等都会产生位错，甚至微管。这三类位错对于器件的影响程度不尽相同，。衬底中大部分BPD在外延生长初期转化为TED位错，少数贯穿到外延层的BPD会对双极型器件（如pin二极管、BJT和IGBT）稳定性产生影响。TSD易在外延层表面引发小坑缺陷、胡萝卜缺陷、三角形缺陷及台阶聚集，增大反向漏电流，对器件性能、成品率及可靠性产生影响。TED则通常对器件性能影响较小。

值得注意的是，目前这三类位错缺陷无法用光学检测技术进行有效区分。湿法腐蚀法仍是区分TSD、TED及BPD缺陷的有效方式。